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A Memory-Efficient Depthwise Separable Convolution Accelerator Using Run-Length Coding
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OA
AI
DOI：10.3390/electronics15173762.png)
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摘要
En 中文
在边缘设备上，卷积神经网络（CNN）推理主要受限于内存带宽，这是由于特征图和参数的频繁内存访问所致。为解决此挑战，我们提出了一种针对深度可分离卷积的内存高效硬件加速器，以最小化片外内存流量和参数存储。所提出的架构采用了三项关键技术：（1）一种64位游程编码（RLC）包压缩，利用ReLU后的特征图稀疏性；（2）一种混合精度方案，以不同精度表示特征图和权重；（3）分离的深度卷积和点卷积单元。具体而言，特征图以RLC压缩形式传输，减少了与主机交换的数据量。压缩数据按行解码，因此片上缓冲区仅保留计算所需的行而非完整特征图。在ImageNet软件仿真中，混合精度方案在Top-1准确率降低6.24个百分点（pp）的代价下，将参数存储减少了49.22%，而RLC在深层中最多减少了56.07%的数据。在Xilinx ZCU-104 FPGA上实现后，所提出的加速器以较少的逻辑资源和片上内存执行深度可分离卷积，证实其适用于资源受限的边缘设备。
Keyword:
hardware accelerator
run-length coding (RLC)
depthwise separable convolution (DSC)
mixed-precision
edge AI
期刊
IF:
2.6
论文数:
1.1W
被引数:
4.7W
机构
引用论文
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