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Accelerating Pattern Recognition with a High-Precision Hardware Divider Using Binary Logarithms and Regional Error Corrections
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OA
AI
DOI：10.3390/electronics14061066.png)
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摘要
En 中文
模式识别应用涉及大量的算术运算，包括加法、乘法和除法。当在资源受限的边缘设备上实现时，这些运算需要专用硬件，其中除法最为复杂。然而，传统的硬件除法器在资源消耗和延迟方面会产生显著开销。为解决这些限制，我们采用带区域误差校正的二进制对数来近似除法运算。通过利用边界区域的近似误差来构建对数和反对数偏移量，我们的方法在有效降低硬件复杂度的同时，最小化了基于二进制对数的除法固有的误差。此外，我们提出了一种六级流水线硬件架构，并在Zynq UltraScale+ FPGA平台上进行了综合与验证。实现结果表明，所提出的除法器在资源利用率和功耗节省方面优于传统除法方法。此外，其在图像去雾和目标检测中的应用，突显了其在实时、高性能计算系统中的潜力。
Keyword:
high-precision divider
binary logarithm
regional error correction
期刊
IF:
2.6
论文数:
1.1W
被引数:
4.7W
机构
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