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An Energy-Efficient Block-Convolution-Based Super-Resolution Processor With Tiling Artifact Reduction
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AI
DOI：10.1109/tvlsi.2026.3690901.png)
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摘要
En 中文
边缘设备上的实时超分辨率（SR）在所有网络层中保持空间分辨率，导致内存流量成为主要的能耗瓶颈。基于块卷积的瓦片处理减少了内存访问，但引入了片上内存用于边界缓冲与可见瓦片伪影之间的权衡。本文提出了一种能效优化的SR处理器，通过算法-硬件协同设计，通过最小化片上数据移动来抑制瓦片伪影。我们设计了一种轻量级SR网络，仅在第一层中保留边界信息，并通过边界保留的全局偏移路径补偿零填充误差。与完整边界缓冲相比，该方法将边界内存占用减少了97.8%，PSNR损失小于0.1 dB。所提出的SR处理器集成了一个统一的多元核核心，配备针对权重分布优化的混合FP7-INT8 MAC单元和一个可重构的分组处理单元（PE）阵列。此外，通过层融合的核间和核内数据流最小化了中间激活缓冲，并在融合执行下提高了整体PE利用率，将总片上内存占用减少了80.5%。该芯片采用28-nm FD-SOI工艺实现，占用2.25 mm2面积，具有30.4-kB片上SRAM，在FHD（1920×1080）分辨率下每帧能耗595.7 μJ时实现37.10 dB的PSNR。
Keyword:
Block convolution
mixed precision
super-resolution (SR)
systolic processing element (PE)
tile-based processing
期刊
I
IF:
3.1
论文数:
487
被引数:
7.3K
机构
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