An Error Correction Code-Based Self-Test for Buffer-Die in High-Bandwidth Memory

Seonghun Jang

doi:10.1109/tcsi.2026.3730160

An Error Correction Code-Based Self-Test for Buffer-Die in High-Bandwidth Memory

2026-09-11

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DOI：10.1109/tcsi.2026.3730160

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随着高带宽内存（HBM）性能的持续提升，缓冲芯片逻辑在有限面积预算内集成了日益多样化的控制、可靠性和测试功能。因此，降低测试支持逻辑的硬件开销是重要的设计考量。传统逻辑内置自测试（LBIST）采用独立的伪随机模式生成器（PRPG）和多输入特征寄存器（MISR）模块进行模式生成和响应压缩，增加了专用测试硬件。本文提出了一种基于纠错码（ECC）复用的HBM缓冲芯片自测试架构。具体而言，利用HBM中本地系统ECC（S-ECC）通过循环冗余校验（CRC）运行的特点，将S-ECC重新用作PRPG和MISR。同时引入了预测试验证流程，以在将其用作片上测试资源之前验证复用的ECC。实验结果表明，所提出的串行和并行S-ECC分别实现了5.6%和4.23%的测试支持硬件面积缩减，同时与传统的LBIST相比保持了相当的测试效能和测试成本。这些结果证明，S-ECC复用为HBM3缓冲芯片逻辑提供了面积高效的LBIST架构，同时保持了相当的测试能力和测试成本。

Keyword:

High-bandwidth memory (HBM)

logic built-in self-test (LBIST)

pseudo-random pattern generator (PRPG)

multiple-input signature register (MISR)

error-correction code (ECC)

An Error Correction Code-Based Self-Test for Buffer-Die in High-Bandwidth Memory

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