bit-ReAAP: A Scalable and Memory-Efficient Processor for Bit-Level Reconfigurable Computing

Jianwei Zheng

doi:10.1109/tc.2026.3743101

bit-ReAAP: A Scalable and Memory-Efficient Processor for Bit-Level Reconfigurable Computing

2026-10-13

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AI

DOI：10.1109/tc.2026.3743101

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内存主导面向深度学习工作负载的领域专用处理器的架构设计。在此基础上，通过定制内存层次结构，我们提出了一种定制化内存子系统，以支持将可重构计算扩展到位级，该处理器命名为bit-ReAAP。我们采用软件控制的暂存存储器作为片上本地存储器，而不是硬件管理的缓存，以在并行提供低延迟操作数的同时有效隐藏片外存储器访问延迟。在软件配置参数的指导下，量化的混合精度（1~8位）操作数根据特定的、软件定义的内存布局打包成等宽向量。为最大化内存带宽利用率，我们将专用向量地址生成集成到硬件中，以促进对位打包向量的高带宽流式访问。通过架构定制，所提出的统一内存架构提供了统一地址空间，实现了主机CPU核心与专用协处理器之间的零拷贝数据访问。提出了一种可扩展向量架构来实现专用协处理器。通过与定制内存子系统紧密耦合位串行操作，所提出的向量架构为加速多样化的层级工作负载扩展了两级并行性。具体而言，在硬件资源组织为并行向量通道时，该架构动态调整活动通道的数量，并将活动通道的位宽重新配置为8位、32位或64位，从而实现多粒度可扩展性。同时，我们开发了一个领域专用编译器，系统地调度计算和内存访问以饱和专用协处理器。在评估中，bit-ReAAP处理器完全在嵌入式FPGA平台上实现。通过在位级粒度显著提高内存效率与硬件利用率，bit-ReAAP展示了针对灵活量化的DNN部署的高可扩展性和内存效率。

Keyword:

Domain-specific processor

memory hierarchy customization

mixed-precision operands

scalable vector architecture

reconfigurable computing

bit-ReAAP: A Scalable and Memory-Efficient Processor for Bit-Level Reconfigurable Computing

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