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Compressed High-Order Ising Machines
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AI
DOI：10.1109/jetcas.2026.3690185.png)
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摘要
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我们提出了一种“压缩”型内存为中心的高阶伊辛机（IM）架构，用于解决难解的优化问题，其特点是硬件面积随变量数量呈对数线性缩放。该架构的关键特征是一种用于耦合自旋的新型单元，比可比的IM单元更复杂。该单元保存特定自旋值的本地副本，当在公共总线上接收到该变量的变化消息时可以更新。该单元还包括用于计算高阶积的电路，该积对另一自旋的偏导数有贡献。由于耦合项在耦合矩阵阵列中的位置不再由构成自旋的行列索引决定，我们在相关基准测试中观察到高达75%的单元利用率。压缩架构特别适用于布尔可满足性（SAT）问题，这是本研究关注的重点，因为它实现了能够保留映射问题中子句-变量成员信息的“增强”型伊辛机架构。K-SAT问题可以以原生形式嵌入，使得这些问题不仅可以通过传统的基于模拟退火的高阶伊辛机动力学解决，还可以通过受当前最佳SAT求解算法启发的更具竞争力的启发式方法解决。本文介绍了详细的电路架构和映射SAT问题的设计自动化方法，并进行了版图后SPICE仿真。针对随机均匀问题的建模结果显示，即使是最简单、按顺序翻转一个自旋的提出方法，在速度上显著更快，能效相当，且比之前报道的组合优化求解器工作小近一个数量级。
Keyword:
Accelerator architecture
near-memory computing
domain-specific hardware
Ising machine
Hopfield neural network
combinatorial optimization
Boolean satisfiability problem
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