Efficient Majority Logic Parallel-Prefix Adder Design

doi:10.1109/ACCESS.2025.3639651

Efficient Majority Logic Parallel-Prefix Adder Design

2025-01-01

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AI

DOI：10.1109/ACCESS.2025.3639651

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超越CMOS技术，如量子点细胞自动机（QCA）、电阻式RAM交叉阵列、自旋力矩器件和单电子晶体管，仅实现了三输入多数门（MG）和反相器作为基本操作。因此，对于完全由MG逻辑实现的加法器架构，需要高效的算术设计。本文介绍了一种将任意传统并行前缀加法器直接映射到MG网络的方法，通过重新表述求和计算，简化了并行前缀树。基于所提出的技术，引入了两种拓扑结构，即简化的Kogge–Stone（SKS）和简化的Ladner–Fischer（SLF）加法器。这两种拓扑均利用新颖的MG基单元，并保持了 $\log _{2} n + 3$ 个MG延迟的临界路径深度，与它们的完整前缀对应结构相同。8位至128位加法器的分析评估表明，SKS相比最佳多数逻辑Kogge–Stone对应结构减少了22.7%–38.5%的总MG数量，而SLF在多数逻辑Ladner–Fischer设计中实现了5.9%–25.1%的节省，且未增加反相器开销。所提出的方法论推导出复杂度更低、吞吐量更高的加法器，可直接映射到多数门纳米技术，并为超越CMOS系统的算术构建模块提供了一种可扩展的流程。

Keyword:

Parallel-prefix adders

majority logic

emerging nanotechnologies

arithmetic circuits

Efficient Majority Logic Parallel-Prefix Adder Design

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