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EOHEAA: Error-Optimized Hardware-Efficient Approximate Adder for energy-aware error-resilient applications
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AI
DOI：10.1016/j.vlsi.2026.102660.png)
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摘要
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本研究介绍了一种新型的误差优化硬件高效近似加法器（EOHEAA），专门针对容错计算任务进行设计，可在精度与能耗、延迟及资源效率之间进行权衡。EOHEAA采用受控误差传播的策略性方法，在保持最小硬件开销的同时，显著提升了平均误差距离（MED）、平均相对误差距离（MRED）和归一化MED（NMED）等精度指标。基于Verilog HDL在Artix-7 FPGA（XC7A35T-1CPG236C）上综合实现，EOHEAA相较于传统及最先进的近似加法器设计，实现了高达38.6%的功耗降低、34%的关键路径延迟改进以及逻辑资源的显著节省。针对8位、16位和32位配置的全面分析进一步验证了其可扩展性和鲁棒性，在更宽设计中PDP改进达到71.5%。值得注意的是，EOHEAA通过实现最低RMSE（32.21）、最小EDmax（71）以及最高的精度-效率平衡，超越了多项现有设计。采用Cadence Genus及预测标准单元库对ASIC导向设计流程进行评估，分析在先进工艺假设下的面积、功耗和时序行为。为验证其实际应用性，EOHEAA已应用于边缘检测和K-means聚类的颜色量化，两者均在宽松精度约束下展现出高质量输出。此外，采用轻量级CNN验证框架考察了近似算术对学习型工作负载的影响，结果表明EOHEAA在保持推理精度的同时提供了实质性的能耗与性能优势。综合这些结果，EOHEAA成为下一代面向能耗感知图像处理和机器学习加速器的近似算术单元的强有力候选方案。
Keyword:
Approximate computing
Approximate addition circuit
Hardware efficient
Error optimization
Hardware design and deployment
Error-tolerant applications
期刊
I
IF:
2.5
论文数:
120
被引数:
0
机构
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