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Evolution of Stack Architecture and Interconnect Technology for Detector Array Chips
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OA
AI
DOI：10.3390/electronics15122588.png)
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摘要
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探测器阵列芯片可用于捕获脉冲辐射场的瞬态时空信号。它主要由光电阵列探测器和读出电路组成。然而，用于连接探测器和读出电路的金属引脚间距较长，这容易引入额外延迟，导致芯片响应性能下降，无法满足超快检测信号的同时传输目标。近年来，三维互连技术的快速发展使芯片能够实现更短的互连间距、更小的寄生参数和更小的延迟时间，从而提升系统响应性能。由三维互连构成的集成探测器阵列芯片相较于传统平面架构具有信号互连传输速度快、带宽高、工艺兼容和功能扩展等优势。同时，也存在一些局限性和挑战。因此，本文主要综述了探测器阵列芯片堆叠架构的演变特征、工艺开发以及纳秒级传输集成的挑战。本文有效将三者整合为一个统一框架。这为集成纳秒探测器阵列芯片的实现提供了解决方案，并进一步推动了芯片在脉冲辐射场诊断技术中的应用与拓展。
Keyword:
array detector
hybrid integration
three-dimensional interconnect
nanosecond peer transmission
ultra-fast detection
期刊
IF:
2.6
论文数:
9.8K
被引数:
4.7W