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Exploring Time Predictability for High-Bandwidth Memory Technology
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AI
DOI：10.1109/TETC.2025.3645133.png)
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摘要
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高带宽内存（HBM）是一种3D堆叠的DRAM接口标准，相比DDR4和GDDR5，它提供了更高的带宽、更低的功耗以及更小的封装面积。它正越来越多地被应用于超级计算机、数据中心和高性能嵌入式平台，例如自动驾驶系统，这些场景要求满足人工智能及其他数据密集型工作负载的性能需求。除了原始性能外，许多此类应用还需要确定性的或有限界的响应时间，这既是为了满足硬实时安全关键系统的要求，也是为了在多租户HPC、数据中心和云环境中提供服务质量（QoS）保证。尽管性能可预测性已针对DDR内存控制器进行了广泛研究，但HBM方面仍主要未被探索。虽然HBM与DDR共享一些特性，例如通过命令重排序来减少数据总线反转，但它也引入了额外挑战，包括更严格的时序约束，这会增加组内命令延迟。在本工作中，我们提出了一种可实现的确定性HBM控制器的架构模型，用以解决这些挑战，并辅以定量闭式分析来完整表征其响应时间。我们展示了从该模型导出的完整物理实现，并描述了实用的仿真和综合工具流程，支持针对真实内存密集型工作负载进行广泛的实验评估，还涵盖了地址到银行/行/列映射对HBM命令性能的影响等要素。所提出的控制器在保证时间可预测性保证的同时，实现了每伪通道13.5 GB/s的峰值吞吐量以及432 GB/s的总峰值吞吐量。
Keyword:
High-Bandwidth Memory (HBM)
predictable DRAM controllers
accelerator memory
期刊
IF:
5.4
论文数:
1.1K
被引数:
3.4K
机构
引用论文
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