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Optimizing Systolic Array-Based NTT Accelerators
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DOI：10.1109/LES.2025.3562707.png)
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摘要
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基于格的的后量子密码和同态加密方案已成为当今及未来安全世界的核心方法。这带来了因宽整数系数多项式乘法导致的计算负载大幅增加的代价。NIST推荐数论变换（NTT）作为高效解决方案。然而，NTT对大量系数强要求加速。本文探讨了使用脉动阵列作为NTT加速器，并找到跨问题规模的最佳硬件架构配置。通过设计空间探索，得到一种新的高效2-D NTT加速器设计配置，同时不丧失执行其他工作负载的能力。我们的研究发现，对于22纳米技术，最优脉动阵列加速器需占用面积53.04 mm²。该加速器能高效执行并应用NTT于具有4096个32位整数系数的多项式，需3296周期，耗能1794.92 nJ。
Keyword:
Systolic arrays
Polynomials
Registers
Hardware
Computer architecture
Discrete Fourier transforms
Optimization
Transforms
NIST
Homomorphic encryption
Accelerator
homomorphic encryption (HE)
number theoretic transform (NTT)
post-quantum cryptography (PQC)
期刊
IF:
2
论文数:
101
被引数:
696
机构
引用论文
Exploring Energy Efficient Quantum-resistant Signal Processing Using Array Processors.png)
ICASSP 2020 - 2020 IEEE International Conference on Acoustics, Speech and Signal Processing (ICASSP)
ICASSP 2020 - 2020 IEEE International Conference on Acoustics, Speech and Signal Processing (ICASSP)IF0
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