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Reduced Check Node Storage for Hardware-Efficient LDPC Decoder
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DOI：10.13164/re.2026.0056.png)
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摘要
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本文提出了一种面向低密度奇偶校验（LDPC）译码的硬件与内存高效架构，针对资源受限的高性能应用。该设计整合了两种创新技术：（i）变量单最小值最小和（VSMS）算法，通过在检验节点处理过程中识别首个最小值及其位置来降低硬件复杂度，并通过在变量节点更新中应用校正因子来提升纠错性能；（ii）一种内存分割策略，利用LDPC码的结构特性优化内存使用。在Xilinx Kintex UltraScale+（xcku5p）FPGA上的实现表明，与常规译码器相比，存储需求降低了46.2%以上。此外，所提出的译码器在比特误码率（BER）为10^(-8)时性能提升最高达0.38 dB，优于传统的基于最小和的方法。
Keyword:
5G NR
error correction
FPGA
LDPC decoder
VSMS algorithm
