Simulation-Guided Approximate Logic Synthesis Under the Maximum Error Constraint

doi:10.1109/tcad.2026.3654911

Simulation-Guided Approximate Logic Synthesis Under the Maximum Error Constraint

2026-01-15

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DOI：10.1109/tcad.2026.3654911

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近似计算是提高容错应用能效的有效计算范式。近似逻辑综合（ALS）是在满足用户指定误差约束的前提下，自动生成面积、延迟和功耗均降低的近似电路的过程。本文聚焦于在最大误差约束下的ALS。作为一种提供最坏情况误差保证的关键误差指标，最大误差对于图像处理和机器学习等众多应用至关重要。本研究提出了一种高效的仿真引导ALS流程，用于处理此约束。该流程利用逻辑仿真：1）修剪违反误差约束的大误差局部近似变换（LAC），并2）加速基于SAT的LAC选择过程。此外，为提升可扩展性，本ALS流程通过迭代选择一组满足误差约束的有前景LAC来提高效率。实验结果表明，与现有最先进方法相比，本ALS流程加速了30.6倍，并将电路面积和延迟分别进一步降低了18.2%和4.9%。值得注意的是，本流程可扩展至包含多达38,540个节点的EPFL基准电路，而这对现有处理最大误差约束的ALS方法仍具挑战性。

Keyword:

Approximate computing

approximate logic synthesis (ALS)

logic simulation

maximum error

Simulation-Guided Approximate Logic Synthesis Under the Maximum Error Constraint

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