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Toward High-Performance Network Coding: FPGA Acceleration With Bounded-Value Generators
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AI
DOI：10.1109/TVLSI.2025.3572517.png)
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摘要
En 中文
网络编码通过提高吞吐量和鲁棒性、降低延迟，增强了网络通信和分布式存储的性能。批处理稀疏（BATS）码是一类可达容量的网络编码，但其结构、计算强度和有限域（FF）运算的功耗限制了其实际应用。现有文献大多关注算法层面的技术以提高编码效率。基于算法/硬件协同设计方法的优化长期以来被忽视。利用BATS码的独特结构，我们首先提出了一种硬件友好的变种——循环移位BATS（CS-BATS）。接着，我们提出了一种简单而有效的定值（BV）生成器，可将有限域乘法器的大小最多减少70%。最后，我们报道了一种可扩展且资源高效的现场可编程门阵列（FPGA）网络编码加速器，其吞吐量达到27 Gb/s，相比软件实现了超过300倍的加速。
Keyword:
Communication system acceleration
hardware accelerator
hardware/software co-design
期刊
I
IF:
3.1
论文数:
459
被引数:
7.3K
机构
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