VERSATILE: Very Fast Partial Reconfiguration Controller

doi:10.1145/3748728

2025-09-01

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DOI：10.1145/3748728

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摘要

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动态可重构架构允许硬件资源的共享，这对小型低端FPGA尤其有益。基于对电路部分进行在线修改，这些架构需要芯片的部分重构。减少资源可用性或使用量会以影响执行时间的性能损失为代价。挑战在于位流管理，特别是对于经常超出FPGA内部内存容量（BRAM）的复杂应用。因此，时间损失源于每次需要时从外部内存（例如通常为DDR）检索部分位流的需求。当前最先进的重构控制器吞吐量限制在400 MB/s，显著增加了重构时间，使得动态重构对实际应用（如视频处理、机器学习应用以及嵌入式系统的持续和联邦学习）缺乏吸引力。本文介绍了一种新型部分重构控制器架构，其吞吐量可达1.396 GB/s，比现有控制器快3.49倍。减少的重构时间使得动态重构在性能损失更少的情况下得以实际应用。此外，本文比较了各种重构控制器的时间损失，并在算法复杂度、FPGA资源和性能之间提供了权衡。

Keyword:

FPGA

Partial dynamic reconfiguration

reconfiguration controller

recon-figuration latency