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Wildcat: Educational RISC-V Microprocessors
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AI
DOI：10.1007/978-3-032-03281-2_13.png)
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摘要
En 中文
在计算机体系结构课程中，我们通常使用五级流水线来教授RISC处理器，忽略了其他组织方式。这一设计选择源于1980年代的技术，在今天可能并非最优，也肯定不是教育中最简单的流水线。本文研究了更简单的RISC处理器流水线组织方式，适用于教学目的以及在FPGA和ASIC中实现嵌入式处理器。我们在FPGA上分析了各种设计的资源成本和最大时钟频率，并将时钟频率作为性能代理指标。此外，我们使用开源SkyWater130工艺合成的ASIC设计验证了这些结果。与普遍认知相反，更长的流水线（最多5级）并不一定会提高最大时钟频率。在两个FPGA和一个ASIC实现中，我们发现四或五级流水线比三级流水线实现更低的时钟频率。原因是执行阶段的转发多路复用器宽度随着流水线长度增加而增大，这位于关键路径上。我们还认为，三级流水线组织更适合用于教学微处理器的流水线组织。
Keyword:
RISC processor architecture
computer architecture education
RISC-V
期刊
A
IF:
0
论文数:
35
被引数:
0
机构
引用论文
Slow and steady wins the race? A comparison of ultra-low-power RISC-V cores for Internet-of-Things applications.png)
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