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收藏A 3.5 to 4.7-GHz Fractional-N ADPLL With a Low-Power Time-Interleaved GRO-TDC of 6.2-ps Resolution in 65-nm CMOS Process
Cho, Kyoung-Ub; Gil, Joonho; Park, Chulhyun; Cho, Kyu-Jin; Shin, Jae-Woo; Kim, Eun-Seong; Eo, Yun-Seong; Harjani, Ramesh; Kim, Nam-Young; Oh, Taehyoun
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收藏A 23.5 GHz PLL With an Adaptively Biased VCO in 32 nm SOI-CMOS
Plouchart, Jean-Olivier; Ferriss, Mark A.; Natarajan, Arun S.; Valdes-Garcia, Alberto; Sadhu, Bodhisatwa; Rylyakov, Alexander; Parker, Benjamin D.; Beakes, M.; Babakhani, Aydin; Yaldiz, Soner; Pileggi, Larry; Harjani, Ramesh; Reynolds, Scott; Tierno, Jose A.; Friedman, Daniel
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