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CDCA: a column-serial and dual-engine collaborative accelerator for depthwise separable convolution
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DOI：10.1007/s11227-026-08752-7.png)
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摘要
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深度可分离卷积（DSC）有效降低了卷积神经网络中的计算复杂度。然而，其构成算子的异构特性往往导致传统加速器硬件利用率低和流水线停顿。为解决此问题，我们在FPGA上提出了一种列串行和双引擎协同加速器（CDCA）。该设计旨在通过数据流驱动的架构提升能效。首先，我们引入了一种解耦的异构双引擎架构。该设计针对不同算子的独特模式进行优化，实现高效协同和显著更高的硬件利用率。其次，我们提出了一种列串行滑动窗口数据流，以克服内存受限算子的瓶颈。通过使用移位寄存器链，到达的数据可被立即处理，最大化片上数据复用并减少传统线缓冲架构中的冗余内存访问。最后，我们采用了一种基于分块划分与双缓冲的策略，使计算与数据传输有效重叠。我们在Xilinx ZCU104平台上对所提加速器进行了评估，工作频率为100 MHz，以MobileNetV1为主基准测试。CDCA实现了端到端推理吞吐量29.50 FPS和性能20.42 GOPS，在MobileNetV1推理过程中测得的FPGA功耗仅为1.93 W，对应能效为10.58 GOPS/W。结果表明，CDCA为DSC加速提供了低功耗FPGA设计点，适用于资源受限的边缘推理场景。
Keyword:
Depthwise separable convolution
Dual-engine architecture
Column-serial sliding
Time-division multiplexing
FPGA accelerator
期刊
IF:
2.7
论文数:
1.2K
被引数:
1.0W
机构
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