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FPGA-Based Large-Scale Sorting with Optimized Bandwidth Utilization
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AI
DOI：10.1145/3716392.png)
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摘要
En 中文
大规模数据的快速排序是数据中心的一项基本任务。在以往的研究中，排序内核现有的计算模型仍然导致外部内存总线上带宽利用率较低。并且，在FPGA上的归并排序电路中执行归并操作依赖于主机CPU的控制指令。在这种情况下，归并排序电路并未完全卸载到硬件层进行加速，导致性能损失。我们设计了一个片上归并排序控制器，以高效地控制归并排序过程。所提出的控制器能够以更高效的模式同时调度多个片上计算内核，从而确保电路具有更好的带宽利用率。同时，研究了影响归并排序性能的基本因素并进行了分析，并提出了高性能的归并排序架构。结果表明，使用以所提出控制器为中心的架构，排序吞吐量可整体提升20%–30%。与当前最先进的FPGA上归并排序实现相比，我们的电路可实现1.22/1.46×的加速。
Keyword:
FPGA
merge sort
sorting throughput
on-chip controller
bandwidth utilization
期刊
IF:
2.8
论文数:
598
被引数:
810
机构
暂无机构信息
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