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HSPA: High-Throughput Sparse Polynomial Multiplication for Code-based Post-Quantum Cryptography
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DOI：10.1145/3703837.png)
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摘要
En 中文
自被选为美国国家标准与技术研究院（NIST）第四轮后量子密码（PQC）标准化候选方案以来，基于码的PQC方案（如HQC（Hamming Quasi-Cyclic）和BIKE（Bit Flipping Key Encapsulation））已引起越来越多的关注。尽管稀疏多项式乘法是HQC和BIKE的关键组成部分，但文献中鲜有报道硬件实现的高性能稀疏多项式乘法器（由于计算中涉及的多项式的高维性和稀疏性）。基于此考虑，本文针对上述两种基于码的PQC方案，提出了两种新型高吞吐量稀疏多项式乘法加速器（HSPA）。具体而言，我们基于两种不同的实现策略设计了这两个加速器，以针对具有不同资源可用性的潜在应用，即一个加速器采用基于存储器的结构进行计算，而另一个则无需使用存储器。我们提出了三个层次相互关联的努力来获得所提出的加速器。首先，我们提出了两种实现策略来执行目标稀疏多项式乘法，即一种新的基于并行分段累加（PSA）的方法和一种基于置换-幂（PWP）的新型方法。然后，给出了两个所提出的硬件加速器的详细结构描述。最后，给出了基于现场可编程门阵列（FPGA）的实现，以展示所提出加速器的优异性能。还进行了适当的比较，以确认所提出设计的效率。例如，所提出的加速器（采用基于存储器的结构）在UltraScale+器件上，对于n=17,669和ct=75（HQC）以及n=12,323和ct=142（BIKE），其面积-延迟积（ADP）比现有的基于存储器的设计（高速版本的扩展）分别减少了56.84%和80.25%。所提出的设计策略与两个目标基于码的PQC方案高度契合，并可进一步扩展以构建高性能硬件密码处理器。我们希望这项工作的成果将对正在进行的NIST PQC标准化进程有所帮助。
Keyword:
Code-based post-quantum cryptography
column-based accumulation
hardware accelerator
high-throughput
permutating-with-power
sparse polynomial multiplication (polyno- mial multiplication over F2)
期刊
IF:
2.6
论文数:
237
被引数:
2.3K
机构
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