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RISC-V Integrated Nested Loop Analyzer for Runtime DRAM Test Pattern Generation
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PRE
AI
DOI：10.1109/LES.2025.3600611.png)
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摘要
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近期DRAM技术的进步增加了内存故障的复杂性和多样性，需要高效且可编程的故障诊断，特别是在AI和汽车系统等可靠性至关重要的领域。本文提出了一种集成到基于RISC-V的内存测试平台中的嵌套循环分析器（NLA），旨在提升运行时内存测试的效率和可编程性。通过利用循环控制流分析和基本块识别，NLA消除了模式生成中的复杂循环控制，并减少了模式生成器（PG）与DRAM物理层（PHY）之间的模式缓冲器开销。此外，将内存测试集成到RISC-V系统级芯片（SoC）环境中，实现了内存测试与通用应用任务的无缝开发和集成。所提出的方法提供了一种高可编程性、运行时的DRAM测试模式生成平台，具有高效的硬件利用率、降低的缓冲器需求以及无缝的RISC-V集成。
Keyword:
Runtime
Scalability
Memory management
Random access memory
Physical layer
Hardware
System-on-chip
Test pattern generators
Object recognition
Testing
Loop profiling
memory testing
RISC-V
test pattern generation
期刊
IF:
2
论文数:
101
被引数:
696
机构
引用论文
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A design for testability of non-volatile memory reliability test for automotive embedded processor
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