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Location-Selective Dual Work-Function Engineering for DRAM Vertical Cell Transistors
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DOI：10.1109/led.2026.3726492.png)
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摘要
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随着动态随机存取存储器（DRAM）技术接近传统6F²埋沟阵列晶体管（BCAT）结构的缩放极限，垂直单元晶体管（VCTs）已作为未来4F² DRAM架构的有前景候选者出现。本研究提出了一种位置选择性的双功函数（DWF）工程方案，用于协同优化VCT器件的漏电流和驱动电流特性。通过校准的三维TCAD模拟，将低功函数的n+多晶硅区域选择性地引入前栅（FG）和背栅（BG）电极。在埋接触（BC）侧DWF实现中，调制了BC结附近的局部栅电静力学，从而降低了导致栅诱导漏极漏电流（GIDL）的峰值电场。FG_BC DWF将GIDL电流降低了高达66%，同时将阈值电压（VT）漂移保持在10 mV以下，且开态电流（ON-current）变化小于1%。在位线（BL）侧DWF实现中，降低的功函数降低了BL侧载流子注入区域的电子注入势垒，导致开态电流增强高达12.6%，同时保持阈值电压和亚阈值摆幅（SS）几乎不变。此外，结合的FG_BC+BG_BL结构展示了同时抑制GIDL和增强开态电流，而无需额外的字线电阻开销。这些结果表明，通过垂直分离的BC侧和BL侧结实现的位置选择性DWF工程，为低漏电流和高性能4F² DRAM VCTs提供了有前景的设计指导原则。
Keyword:
Dynamic Random Access Memory (DRAM)
4F2 DRAM
Vertical Cell Transistor (VCT)
Dual Work-Function (DWF) engineering
Electrostatic engineering
Location-selective DWF engineering
Gate-Induced Drain Leakage (GIDL)
ON-current optimization
期刊
IF:
4.5
论文数:
763
被引数:
2.3W
机构
引用论文
Vertical Channel Transistor (VCT) as Access Transistor for Future 4F2 DRAM Architecture垂直通道晶体管（VCT）作为未来4F2 DRAM架构的访问晶体管
PREAI
分享收藏Suppression of Interference Characteristics in 3D Vertical DRAMKim, G.-B.; Nam, C.-H.; Kim, Y.-S.; Park, J.-H.; Kwon, J.; Baek, M.-H. 3D垂直DRAM中干扰特性的抑制。半导体技术科学杂志，2025, 25, 134–141. [Google Scholar] [CrossRef]
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